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隨著數據速率的提高，在發送端對信號高頻進行補償還是不夠，于是PCIe3.0及 之后的標準中又規定在接收端(RX端)還要對信號做均衡(Equalization),從而對線路的損 耗進行進一步的補償。均衡電路的實現難度較大，以前主要用在通信設備的背板或長電纜 傳輸的場合，近些年也逐漸開始在計算機、消費類電子等領域應用，比如USB3.0、SATA 6G、DDR5中也均采用了均衡技術。圖4 .4分別是PCIe3 .0和4 .0標準中對CTLE均衡器 的頻響特性的要求。可以看到，均衡器的強弱也有很多擋可選，在Link Training階段TX 和RX端會協商出一個比較好的組合(參考資料： PCI ExpressR Base Specification 4 .0)。使用PCI-E協議分析儀能不能直接告訴我總線上的協議錯誤？智能化多端口矩陣測試PCI-E測試代理品牌

PCle5.0的鏈路模型及鏈路損耗預算在實際的測試中，為了把被測主板或插卡的PCIe信號從金手指連接器引出，PCI-SIG組織也設計了專門的PCIe5.0測試夾具。PCle5.0的這套夾具與PCle4.0的類似，也是包含了CLB板、CBB板以及專門模擬和調整鏈路損耗的ISI板。主板的發送信號質量測試需要用到對應位寬的CLB板；插卡的發送信號質量測試需要用到CBB板；而在接收容限測試中，由于要進行全鏈路的校準，整套夾具都可能會使用到。21是PCIe5.0的測試夾具組成。電氣性能測試PCI-E測試系列pcie接口定義及知識解析；

在2010年推出PCle3.0標準時，為了避免10Gbps的電信號傳輸帶來的挑戰，PCI-SIG  終把PCle3.0的數據傳輸速率定在8Gbps,并在PCle3.0及之后的標準中把8b/10b編碼  更換為更有效的128b/130b編碼，以提高有效的數據傳輸帶寬。同時，為了保證數據傳輸  密度和直流平衡，還采用了擾碼的方法，即數據傳輸前先和一個多項式進行異或，這樣傳輸  鏈路上的數據就看起來比較有隨機性，可以保證數據的直流平衡并方便接收端的時鐘恢復。 擾碼后的數據到了接收端會再用相同的多項式把數據恢復出來。

PCIe 的物理層(Physical Layer)和數據鏈路層(Data Link Layer)根據高速串行通信的  特點進行了重新設計，上層的事務層(Transaction)和總線拓撲都與早期的PCI類似，典型  的設備有根設備(Root Complex) 、終端設備(Endpoint), 以及可選的交換設備(Switch) 。早   期的PCle總線是CPU通過北橋芯片或者南橋芯片擴展出來的，根設備在北橋芯片內部， 目前普遍和橋片一起集成在CPU內部，成為CPU重要的外部擴展總線。PCIe  總線協議層的結構以及相關規范涉及的主要內容。PCI-E測試信號質量測試；

相應地，在CC模式下參考時鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發送端和接收端抖動傳遞函數的影響。而 在IR模式下，主板和插卡可以采用不同的參考時鐘，可以為一些特殊的不太方便進行參考 時鐘傳遞的應用場景(比如通過Cable連接時)提供便利，但由于收發端參考時鐘不同源，所 以對于收發端的設計難度要大一些(比如Buffer深度以及時鐘頻差調整機制)。IR模式下 用戶可以根據需要在參考時鐘以及PLL的抖動之間做一些折中和平衡，保證*終的發射機 抖動指標即可。圖4.9是PCIe4.0規范參考時鐘時的時鐘架構，以及不同速率下對于 芯片Refclk抖動的要求。PCI-e體系的拓撲結構;電氣性能測試PCI-E測試系列

PCI-E 3.0測試接收端容限測試；智能化多端口矩陣測試PCI-E測試代理品牌

在測試通道數方面，傳統上PCIe的主板測試采用了雙口(Dual-Port)測試方法，即需要 把被測的一條通道和參考時鐘RefClk同時接入示波器測試。由于測試通道和RefClk都是 差分通道，所以在用電纜直接連接測試時需要用到4個示波器通道(雖然理論上也可以用2個 差分探頭實現連接，但是由于會引入額外的噪聲，所以直接電纜連接是常用的方法),這種 方法的優點是可以比較方便地計算數據通道相對于RefClk的抖動。但在PCIe5.0中，對于 主板的測試也采用了類似于插卡測試的單口(Single-Port)方法，即只把被測數據通道接入 示波器測試，這樣信號質量測試中只需要占用2個示波器通道。圖4.23分別是PCIe5.0主 板和插卡信號質量測試組網圖，芯片封裝和一部分PCB走線造成的損耗都是通過PCI-SIG智能化多端口矩陣測試PCI-E測試代理品牌